摘 要：无线通信系统由射频前端和数字基带信号组成，它因为传输效率高、性能稳定、可扩展性强的特点，而受到大家的关注。限制该系统的重要原因是传输速率的大小和能否产生相邻且频率间隔较小的信道频率。本文通过Verilog HDL语言设计了一个三线的SPI来进行无线通信系统的数据传输，该三线SPI形成一个环形，不断地调节整个系统，从而达到稳定状态；此外，Verilog HDL语言设计的基于Mash111结构的Sigma Delta调制器的小数频率综合器能为系统提供相邻且频率间隔较小的信道频率，该结构能大大降低小数杂散。
关键词：SPI接口；无线收发；频率综合器；Mash111
中图分类号：TP274.2 文献标识码：A 文章编号： 2095-8595（2017） 01-111-04
电子科学技术 URL： http：//.cn DOI： 10.16453/j.issn.2095-8595.2017.01.025
引言
随着无线通信、数字电视、物联网等现代信息科技的广泛应用和不断发展，无线通信系统的研究备受瞩目。频率合成器是无线通信射频前端的一个关键模块， 其作用是为收发机射频前端产生频率源，进行频率变换和信道选择[1]，由于无线通信系统对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，对频率合成器的性能要求也越来越高[2]，因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值。传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小、分频系数较大、抗噪能力差[4]，基于Σ-Δ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制。本文的Σ-Δ调制器采用Mash111结构，通过Verilog HDL语言进行描述。SPI总线系统作为一种同步串行外设接口，一直以来因为它引线少，传输速度高的特点，而被人们多次使用，本设计中通过将四线的SPI改成三线，将数据输入和数据输出端口共用一条线，构成一个环形，进行系统内部的数据传输，从而调节整个无线通信系统，使系统最后达到稳定状态。
1 系统总线结构
文中采用DSP和收发芯片构成软件无线电系统。在系统内部，SPI协议接口负责数据的交互。在上行链路中，DSP首先通过SPI发送控制信号配置射频前端，待系统稳定后，DSP会发送基带信号。基带信号经过调制，最终通过功率放大器送出。同样在下行链路中，DSP首先发出控制信号，配置下行链路的初始状态。接收链路接收到射频信号，经两次变频后发送给DSP，DSP通过AD采样后采集幅度信息，根据其值通过SPI发送控制信号，调节PGA增益，待系统稳定后，DSP可获误码率较低的基带信号。由此构成一个闭环的反馈系统，能高效地进行包括参数配置、模式转换、数据收发在内的数据传输。文中主要介绍的是SPI接口和无线收发芯片中小数频率综合器的Sigma_Delta调制器这两个部分的设计与实现。
2 无线收发系统结构
文中的无线收发采用超外差收发机的架构，由LNA、PGA、LPF、mixer、PA、频率综合器等部分组成，其系统架构图如图1所示。
3 SPI接口的设计与实现
SPI总线系统是一种同步串行接口，可以允许MCU与各种外围设备之间进行信息数据的串行交互。该接口协议通常使用四条线进行数据交互：串行时钟线（SCLK）、主机输入从机输出（MISO）、主机输出从机输入（MOSI）和低电平有效的从机选择线NSS。可见SPI总线只需要少数的几根线，就可以实现与具有SPI总线硬件接口功能的各种器件进行通信，节省了硬件资源，提高了设计的可靠性。本文中，SPI总线负责DSP与无线收发系统各子模块之间的通信，并且根据项目规范要求，我们将四线的SPI改进为三线，即将其中MISO和MOSI端口合并为SDATA，当无线射频收发芯片系统进行数据接收时，这条线相当于MOSI；当系统进行数据发送时，这条线相当于MISO。DSP通过SPI总线，实现了对整个无线收发系统的调节，同时系统中的各从级模块也可以将各自的状态通过SPI总线反馈给DSP，从而构成了一个可以自我调控的环形稳定系统。图2是SPI总线系统的总体框架图。
3.1 SPI总线系统工作原理
该SPI总线分为两部分：信号收发模块与Control Logic模块。其中SPI信号收发模块采用有限状态机来实现，共分为六个状态：IDLE状态、指令选择状态、数据写状态、数据读状态、命令写状态，实际上每一个操作都是将片选信号LE拉低，然后发送五位的指令，这五位的指令高四位为地址，最低位为读写使能位，读写使能位为1的时候代表写，为0的时候代表读，有以下四种情况：
1）如果高四位为0000-0101，最低位为0，则进行16位的状态读，状态读寄存器中的数据来自于控制逻辑部分传过来的数据。
2）如果高四位为0000-0101，最低位为1，则进入命令写，命令写主要写入控制芯片是发送，接收，上电还是空闲状态的信号，来控制整个芯片。
3）如果高四位为0110-1111，最低位为0，则进行32位数据读，根据地址有10个32位的寄存器可以进行读，读出的数据由控制逻辑之后的数据提供。
4）如果高四位为0110-1111，最低位为1，则进行32位数据写，根据地址有10个32位寄存器可以进行写，写入的数据去配置系统中其他模块的参数设置。
3.2 SPI接收模块仿真结果
在使用verilog hdl进行硬件語言的描述后，采用vcs进行前仿真，部分波形如波形图3所示。
当输入前五位数据，得到intr为11010，处于数据读状态，当clk_ex为1时，一位位地读出reg_1101中的数据，reg_1101中的数据为32’h01000100，由波形图3可知符合设计要求。
4 Sigma_Delta调制器的设计与实现
无线收发芯片中一个关键的设计就是频率综合器的设计，频率综合器的性能会对整个系统产生重大影响。传统的频率综合器的研究大多都是分频器为整数分频结构。有时候为了产生相邻且频率间隔较小的频率，要求参考频率比较小，分频系数比较大，因而抗躁能力差[4]，但是基于Σ-Δ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散， 方便实现各种数字调制。而小数频率综合器是将频率综合器反馈回路上的整数分频器变为小数分频器，这必然会引入小数杂散，Sigma_Delta调制器，可以将小数分频引起的量化噪声推上高频，再通过一个低通滤波器将噪声加以滤除，使得量化噪声对输出几乎没有影响。同时 Σ-Δ 调制器的输出为一个随机序列，消除了vco控制的电压的低频交流成分，减少了小数杂散。Sigma_Delta调制器部分采用mash111结构，它由三个一阶调制器级联而成，其中一阶sigma_delta调制器的传输函数为：
Y[Z]=1/（1-Z-1）/（1+Z/1-Z-1）[F（Z）]+1/[1+Z-1/（1-Z-1）]Eq1=F（Z）+（1-Z-1）Eq1（Z） （1）
式（1）中F（Z）為调制器小数部分输入，Eq1（Z）为量化噪声。从传输函数可以看出，（1-Z--1）对量化噪声呈现高通特性，可将小数分频引起的量化噪声推上高频，之后通过一个低通滤波器将噪声滤除，使量化噪声对输出几乎没有影响。同时，sigma_delta调制器的输出为一个随机序列，这样会消除压控振荡器控制电压的低频交流成分，达到减少小数杂散的效果。
为了避免稳定性的问题而又能获得很好的噪声整形性能，本文采用multi_stage_noise_shaping（MASH）型调制器。该结构的z域传输函数为：
Y[n]=X[n]+e3[n]（1-z-1）3 （2）
由式（2）可以看出，前面几级的噪声都被滤除掉只剩下最后一级的噪声影响输出结果，而且是经过一个高通滤波器到达输出，高通项为三次方。
对调制器完成verilog hdl设计后，用Synopsys公司的vcs软件对设计进行功能验证在本设计中，仿真时输入整数部分为8，小数部分为3456，小数部分是16位的，波形图如图4。
从波形可看出，sdout输出的值为5-12的随机序列，即为-3+8～4+8的随机序列，因为三阶的调制器输出的序列应该是-3-4的，在这里是符合要求的；将sdout输出的值以txt文本记录下来，再输入matlab，通过mean函数求出平均值为0.2109，而输入的小数部分的位数为16位，输入数据为2345，小数就是0.2109，因而功能实现。
5 总结
本文主要做了两方面工作：一方面是用verilog hdl语言设计了一个用于无线收发系统数据传输的SPI接口，将传统的四线SPI改成三线，既节省了资源又能通过三线构成的环形结构不断调节系统，达到稳定。另一方面，提出了一种应用于小数分频频率合成器中的三阶mash111Σ-Δ 调制器的结构，通过传输函数看出能将量化噪声搬移到高频，再通过低通滤波器消除。 采用verilog hdl语言进行实现，从波形中看出三阶的调制器能产生-3-4范围内的随机序列，消除了小数杂散。
参考文献
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刘宝宝. Sigma-Delta小数频率综合器中小数分频器研究与设计[D].华侨大学，2012.
周超. 小数频率综合器设计[D].北京交通大学，2010.
吴小林，朱学勇.锁相环小数N分频频率合成器中的sigma_delta调制器设计[J].器件与应用，2011，35（17）：55-58.
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